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June 08 2022 meeting

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Reunión 8 de junio del 2022
Temas tratados:
- Cambios en el modelo de carga de descriptores en el inyector y de los mismos descriptores para poder simular cuando se genera la cache L2.
- Posibles cambios para añadir la característica de realizar saltos en el programa del inyector (a concretar).
- Resultados y explicación de ST_L2MISS y LD_L2MISS cuando se genera la cache L2 en FPGA.
- Simulación de la inyección de tráfico durante la ejecución de un ubenchmark, indicando una mayor contención es posible si el inyector realizará peticiones con menor latencia.
Trabajo a realizar en estas siguientes semanas:
- Concretar una lista de especificaciones de alto nivel de los requisitos relacionados a los saltos de programa a implementar. <- Principal
- Modificar lo exactamente necesario para poder generar tráfico constante, para medir si se consigue esta mayor contención y decidir si realizar los cambios pertinentes en el inyector. <- Principal
Futuro trabajo:
- Escribir paper actualizando la información respecto inyector, expandiéndolo con el añadido de la interfaz AXI.
- Ver la interacción de múltiples inyectores en la misma o distintas redes interconectadas.
- Añadir una opción configurable (o no) para que el inyector e interfaz generen peticiones no bloqueantes (que se intente realizar una petición mientras otra está activa).
- Arreglar "dbits" y permitir poderlo configurar mediante software, para que así sea una variable de benchmark más (cuanto más grande sea dbits, menor es el tiempo de transacción, mayor cantidad de peticiones se harán y menor contención se espera tener).
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